微凸塊（Micro bump）在晶圓級與面板級封裝製程的技術挑戰、成本比較與應用領域

一、引言

隨著先進封裝朝向高I/O密度與異質整合（Heterogeneous Integration）發展，微凸塊（Micro bump）因可提供比傳統焊球更小的尺寸及更高的I/O密度，成為晶片與晶片高密度互連關鍵技術之一，廣泛應用於2.5D、3D IC、Chiplet與高頻高速元件封裝。隨著AI時代的到來，需要在同一個封裝裡放入更多晶片，業界正從傳統的晶圓級封裝（Wafer Level Packaging, WLP）逐步跨足到面板級封裝（Panel Level Packaging, PLP），以追求更高的產出效率與更低的成本。但晶圓級封裝（WLP）與面板級封裝（PLP），兩者在製程成熟度、成本結構與應用領域上有顯著差異。本文分析微凸塊（Micro bump）於晶圓級封裝（WLP）與面板級封裝（PLP）中的技術挑戰、成本結構與應用領域，並進一步比較其差異。

二、微凸塊（Micro bump）技術挑戰

1. 晶圓級封裝（Wafer Level Packaging, WLP）

在圓形矽晶圓上進行微凸塊（Micro bump），技術已相當成熟。微凸塊（Micro bump）尺寸通常低於40μm，甚至可縮小至 20μm以下。但當尺寸朝10 µm及以下節點推進時，物理特性與製程控制將面臨極限挑戰，最核心的技術難題如下：

1-1 尺寸微縮限制：

典型微凸塊（Micro bump）製程包含底部金屬層（UBM）之沉積（通常採用物理氣相沉積（PVD）濺鍍技術）、光阻（PR）塗佈與曝光顯影、銅（Cu）/ 鎳（Ni）/ 錫（Sn）電鍍、光阻（PR）剝除，以及UBM蝕刻等步驟。隨微凸塊（Micro bump）尺寸微縮朝10 µm推進時，製程難度顯著提升，主要技術問題包括：

• 光刻對位精度（Overlay Accuracy）: 尺寸微縮後對製程精度要求大幅提升，微凸塊（Micro bump）對準的誤差容忍度降低，容許誤差縮減至亞微米(100奈米至1微米之間)等級。任何微小的對位偏差都會導致有效接觸面積減少，增加電阻甚至造成斷路。

• 電鍍厚度均勻性: 整片12吋晶圓分布著數百萬個微凸塊（Micro bump），當微凸塊（Micro bump）高度縮減至數微米，電鍍時晶圓上數百萬個微凸塊（Micro bump）的高度必須控制在一定範圍以內。若高度不一將導致熱壓製程中出現空焊。

•  底部金屬層（UBM）底切（Undercut）控制 : 在完成電鍍微凸塊（Micro bump）後，需蝕刻掉多餘的底部金屬層（UBM）。由於微凸塊（Micro bump）線寬縮小，在底部金屬層（UBM）蝕刻過程中產生的側蝕現象會讓底切（Undercut）變得非常顯著。過度的底切（Undercut）會削弱微凸塊（Micro bump）底部的機械支撐力，導致在熱應力下輕易剝落。

1-2 電遷移（Electromigration, EM）：

當微凸塊（Micro bump）直徑縮小一半，其截面積會縮減為四分之一。在維持相同電流輸出下，電流密度會成倍數成長。造成微小體積內承載高電流密度，這會驅動金屬原子隨電子流移動，導致微凸塊（Micro bump）內部產生空洞（Voids），最終造成電路斷路。

1-3 金屬間化合物（Intermetallic Compound, IMC）的脆化問題

在微凸塊（Micro bump）中，錫（Sn）與底層金屬（如 Cu 或 Ni）會反應生成 脆硬的金屬間化合物（IMC）層。隨著微凸塊（Micro bump）整體體積縮小，金屬間化合物（IMC）佔比會升高，最終可能佔據整個焊點，取代了原本具延展性的焊錫。過高的金屬間化合物（IMC）比例會造成接點強度下降，導致焊點在受到熱脹冷縮或機械衝擊時，極易發生脆性斷裂，失去結構支撐力。

1-4 良率管理（Yield Management）：

當微凸塊（Micro bump）隨著製程演進，尺寸往10 µm及以下節點推進時，對缺陷高度敏感。任何缺陷都可能導致整個die失效，影響整片晶圓的良率。隨著高密度I/O設計使bump數量暴增，缺陷風險呈倍數放大。

  2. 面板級封裝（Panel Level Packaging, PLP）

隨著AI 時代的到來，需要在同一個封裝裡放入更多的晶片，晶圓級由於面積擴展能力受限及面積利用率太低（約 85%），造成產能瓶頸、效率過低及封裝成本過高。面板級封裝（PLP）被視為提升產能並降低封裝成本的潛在解方，但面板級封裝微凸塊（PLP Micro- bump）其技術挑戰遠高於表面認知。其核心的技術難題如下：

2-1 對位精度（Overlay Accuracy）：

目前對位精度為面板級（Panel Level）技術發展的主要瓶頸與障礙之一，影響面板級封裝（PLP）在微凸塊（Micro bump）製程對位精度（Overlay Accuracy）因素如下:

• 面板尺寸可達 500 × 500 mm 以上
• 材料非單晶矽（Glass / Organic Core）
• 熱膨脹係數不穩定
• 翹曲（Warpage）嚴重

2-2 翹曲（Warpage）控制：

面板級（Panel Level）常見材料有玻璃（Glass）及有機核心材料（Organic Core）。由於面積放大，在高溫製程（電鍍 / Reflow）中，因材料間熱膨脹係數（CTE）不匹配易產生翹曲，進而影響曝光準確度、電鍍厚度均勻性及凸塊（Bump）高度一致性。

2-3 電鍍厚度的均勻性：

電鍍過程中面板中心與邊緣的電流密度差異，容易造成中心厚度過低、邊緣厚度過高的現象。因此要在500x500mm以上的大面積上，確保數千萬顆 Micro bump 的高度一致性（差異需控制在數微米內）極其困難。

2-4 設備缺乏標準化：

面板級封裝（PLP）由於各家尺寸不盡相同，造成面板級多數設備為半客製化，導致製程移轉困難且維護成本高。

2-5 缺陷密度放大效應：

在相同的缺陷密度下，封裝載體的面積越大，單片面板上包含至少一個致命缺陷（Killer Defect）的機率就越高。面板級封裝（PLP）因涉及大面積製程的多晶片整合，缺陷對良率的敏感度顯著提升，形成技術挑戰。

三、微凸塊（Micro bump）成本結構分析

晶圓級封裝微凸塊（WLP, Micro-bump）的核心價值在於製程演進，往更小的尺寸及更密的接點數量方向進展，以AI與高效能運算（HPC）。其成本結構主要可以拆解為設備資本支出與營運成本支出。

1. 晶圓級封裝（Wafer Level Packaging, WLP）

晶圓級封裝微凸塊（WLP, Micro-bump）的核心價值在於製程演進，往更小的尺寸及更密的接點數量方向進展，以AI與高效能運算（HPC）。其成本結構主要可以拆解為設備資本支出與營運成本支出。

1-1 設備資本支出：微凸塊（Micro bump）主要設備資本支出如下:

• 底部金屬層（UBM）濺鍍（Sputtering）設備
• 步進式曝光機（Stepper）/ 掃描式曝光機（Scanner）
• 電鍍設備
• 化學機械研磨（CMP）設備（若使用 Cu pillar 結構）
• 濕製程設備 (光阻去除與UBM蝕刻)

其中，步進式曝光機（Stepper）與掃描式曝光機（Scanner）成本最高；隨著製程演進至10 µm及以下節點，對設備精度之要求進一步提升，致使設備資本支出大幅增加，進而提高投資門檻。

1-2 營運成本：

面板級封裝微凸塊（PLP Micro-bump）營運成本項目，可分為關鍵材料成本、公用設施與環境維持成本、設備維修成本、人力成本與良率損失成本。面板級封裝因面板可容納的晶片數量是晶圓的數倍，所以面板級封裝微凸塊（PLP Micro-bump）的單位面積成本，理論上低於晶圓級封裝微凸塊（WLP Micro-bump）。但若因面板級封裝微凸塊（PLP Micro-bump）製程出錯（如大面積翹曲導致對準失敗），單片報廢的金額極其驚人。所以良率損失是目前面板級封裝，營運成本結構中最大的變數。現階段由於良率未穩定且報廢風險大，營運總成本可能比晶圓級高。

四、微凸塊（Micro bump）應用領域

1. 晶圓級封裝（Wafer Level Packaging, WLP）

在晶圓級封裝（WLP）中，微凸塊（Micro bump）常用於高密度I/O互連與晶片堆疊，其主要應用領域如下：

1-1 AI與高效能運算（HPC）晶片: 在AI與高效能運算（HPC）晶片中，需要大量資料傳輸與高速互連，微凸塊（Micro bump）能提供高I/O密度及極短的訊號路徑，滿足大數據處理的高頻寬傳輸及低訊號延遲，因此使用微凸塊（Micro bump）進行晶片整合。典型應用如下：

• GPU + HBM記憶體
• AI加速器
• HPC處理器

• Chiplet架構晶片 : 在2.5D封裝（如CoWoS架構）中，使用微凸塊（Micro bump）連接AI 加速器（如 GPU、ASIC）、高頻寬記憶體（HBM）與矽中介層（silicon interposer）。

  1-2 3D IC與記憶體堆疊 : 微凸塊（Micro bump）是3D IC堆疊的重要技術，用於晶片與晶片之間的垂直電性連接。主要應用如下：

• HBM（High Bandwidth Memory）
• 3D NAND
• Logic + Memory
• TSV（Through Silicon Via）架構

1-3 行動裝置與消費電子 : 在行動裝置與智慧型手機中，需在極度壓縮的空間內，整合多種功能的晶片，微凸塊（Micro bump）技術能實現超細間距（Fine-pitch）連接，因此也被應用於小型化元件，例如：

• Application Processor (AP)
• WiFi / Bluetooth晶片
• RF模組
• Power management IC

2. 面板級封裝（Panel Level Packaging, PLP）

面板級封裝（PLP）是近幾年發展的新型封裝技術，其最大特色是使用大型方形面板（可達500×500 mm以上）進行製造，以提高封裝產能並降低成本。目前鎖定電源管理IC (PMIC)、射頻模組 (RF)與中低階行動裝置晶片。隨著技術成熟，面板級封裝（PLP）正逐步朝向車用電子與物聯網(IoT)市場擴散，因為這些領域更看重長期的大規模生產成本。

• 電源管理 IC (PMIC)：由於這類晶片封裝面積較大，使用面板級封裝（PLP）可大幅降低成本並提高產能。
• 射頻模組(RFIC)：5G與無線通訊設備需要高頻訊號傳輸與小型化封裝。微凸塊（Micro bump）在RF模組中可實現高密度連接並減少訊號損耗。
• 車用電子：車用電子市場快速成長，面板級封裝（PLP）具備高產量、成本較低及封裝尺寸彈性，因此適合車用電子的大量生產需求。被視為未來車用封裝的重要技術之一。
• 感測器與物聯網（IoT）：

3. Chiplet 架構

• 優勢：透過 micro bump 連接不同功能晶片，提升設計彈性、提高良率並降低製造成本。
• 應用：CPU + I/O Die 分離、異質整合（Logic + RF + Analog）、大型 AI 晶片分割設計。

五、晶圓級與面板級封裝微凸塊技術挑戰與應用差異比較

六、結論

總體而言，晶圓級封裝微凸塊（WLP Micro-bump）技術已臻成熟，具備高良率與高度可預測性，是高價值、高技術門檻產品的首選，然而其單位成本較高，且受限於矽晶圓物理尺寸，產能擴張性有限。相較之下，面板級封裝微凸塊（PLP Micro-bump）在長期具備卓越的成本競爭力，特別適合大面積封裝與異質整合應用。儘管目前製程成熟度仍有提升空間，且前期需投入較高的開發成本與時間，但其規模化潛力仍被視為未來主流。